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gen/lib/Target/Hexagon/HexagonGenAsmMatcher.inc
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 8448   { 0 /*  */, Hexagon::V6_vL32Ub_ai, Convert__Reg1_0__Reg1_4__s4_0Imm1_7, AMFBS_UseHVXV60, { MCK_HvxVR, MCK__61_, MCK_vmemu, MCK__40_, MCK_IntRegs, MCK__43_, MCK__HASH_, MCK_s4_0Imm, MCK__41_ }, },
gen/lib/Target/Hexagon/HexagonGenDAGISel.inc
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gen/lib/Target/Hexagon/HexagonGenMCCodeEmitter.inc
 5317     case Hexagon::V6_vL32Ub_ai:
lib/Target/Hexagon/HexagonAsmPrinter.cpp
  641   case Hexagon::V6_vL32Ub_ai:
lib/Target/Hexagon/HexagonFrameLowering.cpp
 1808                                   : Hexagon::V6_vL32Ub_ai;
 1816                                                   : Hexagon::V6_vL32Ub_ai;
 1872                                            : Hexagon::V6_vL32Ub_ai;
lib/Target/Hexagon/HexagonISelDAGToDAG.cpp
  121       Opcode = IsValidInc ? Hexagon::V6_vL32Ub_pi : Hexagon::V6_vL32Ub_ai;
lib/Target/Hexagon/HexagonInstrInfo.cpp
  248     case Hexagon::V6_vL32Ub_ai:
  984     unsigned Opc = SlotAlign < RegAlign ? Hexagon::V6_vL32Ub_ai
 1117       unsigned NewOpc = Aligned ? Hexagon::V6_vL32b_ai : Hexagon::V6_vL32Ub_ai;
 2695   case Hexagon::V6_vL32Ub_ai: