|
|
reference, declaration → definition
definition → references, declarations, derived classes, virtual overrides
reference to multiple definitions → definitions
unreferenced
|
References
include/llvm/CodeGen/GlobalISel/InstructionSelectorImpl.h 779 OutMIs[NewInsnID].add(State.MIs[OldInsnID]->getOperand(OpIdx));
797 OutMIs[NewInsnID].add(MO);
913 OutMIs[NewInsnID].add(State.MIs[OldInsnID]->getOperand(1));
lib/CodeGen/GlobalISel/LegalizerHelper.cpp 931 MIB.addUse(SrcRegs[j / 2][i]).add(MI.getOperand(j + 1));
lib/CodeGen/ImplicitNullChecks.cpp 651 MIB.add(NewMO);
653 MIB.add(MO);
lib/CodeGen/MachineInstr.cpp 2040 auto MIB = BuildMI(MF, DL, MCID).add(MO);
lib/CodeGen/PatchableFunction.cpp 78 MIB.add(MO);
lib/CodeGen/SelectionDAG/FastISel.cpp 848 MIB.add(MO);
1026 MIB.add(MO);
1054 MIB.add(MO);
1075 MIB.add(MO);
lib/CodeGen/TargetInstrInfo.cpp 506 MIB.add(MI.getOperand(i));
526 MIB.add(MO);
lib/CodeGen/TargetLoweringBase.cpp 1050 MIB.add(MI->getOperand(i));
1060 MIB.add(MI->getOperand(OperIdx));
1066 MIB.add(MI->getOperand(OperIdx));
1071 MIB.add(MI->getOperand(i));
1107 MIB.add(MI.getOperand(OpIdx));
1122 MIB.add(MI.getOperand(OpIdx));
lib/CodeGen/TwoAddressInstructionPass.cpp 1840 .add(UseMO);
lib/CodeGen/XRayInstrumentation.cpp 111 MIB.add(MO);
lib/Target/AArch64/AArch64CallLowering.cpp 810 MIB.add(Info.Callee);
971 MIB.add(Info.Callee);
lib/Target/AArch64/AArch64CondBrTuning.cpp 108 MIB.add(MI.getOperand(I));
lib/Target/AArch64/AArch64ConditionOptimizer.cpp 280 .add(CmpMI->getOperand(0))
281 .add(CmpMI->getOperand(1))
283 .add(CmpMI->getOperand(3));
293 .add(BrMI.getOperand(1));
lib/Target/AArch64/AArch64ConditionalCompares.cpp 639 .add(HeadCond[2])
696 .add(CmpMI->getOperand(FirstOp)); // Register Rn
700 MIB.add(CmpMI->getOperand(FirstOp + 1)); // Register Rm / Immediate
710 .add(CmpMI->getOperand(1)); // Branch target.
lib/Target/AArch64/AArch64ExpandPseudoInsts.cpp 100 UseMI.add(MO);
102 DefMI.add(MO);
136 .add(MI.getOperand(0))
468 .add(MI.getOperand(1))
469 .add(MI.getOperand(2))
515 .add(MI.getOperand(0))
554 .add(MI.getOperand(1));
569 .add(Tag)
575 .add(MI.getOperand(0))
577 .add(MI.getOperand(2))
587 .add(MI.getOperand(0))
588 .add(MI.getOperand(1))
589 .add(MI.getOperand(2))
659 .add(MI.getOperand(0))
660 .add(MI.getOperand(1));
688 .add(MI.getOperand(0))
690 .add(MI.getOperand(2));
696 .add(MI.getOperand(0))
697 .add(MI.getOperand(1))
698 .add(MI.getOperand(2))
699 .add(MI.getOperand(4));
lib/Target/AArch64/AArch64FrameLowering.cpp 700 MIB.add(MBBI->getOperand(OpndIdx));
lib/Target/AArch64/AArch64InstrInfo.cpp 381 BuildMI(&MBB, DL, get(Cond[1].getImm())).add(Cond[2]);
4218 .add(Root.getOperand(2));
4541 .add(Root.getOperand(2));
4588 .add(Root.getOperand(2));
4648 .add(Root.getOperand(2));
4668 .add(Root.getOperand(2));
4688 .add(Root.getOperand(2));
5546 .add(Call->getOperand(0))
lib/Target/AArch64/AArch64InstructionSelector.cpp 4372 [=](MachineInstrBuilder &MIB) { MIB.add(Base); },
4397 [=](MachineInstrBuilder &MIB) { MIB.add(RootDef->getOperand(1)); },
4413 [=](MachineInstrBuilder &MIB) { MIB.add(LHSDef->getOperand(1)); },
4418 [=](MachineInstrBuilder &MIB) { MIB.add(LHS); },
4431 [=](MachineInstrBuilder &MIB) { MIB.add(Root); },
lib/Target/AArch64/AArch64LoadStoreOptimizer.cpp 766 .add(BaseRegOp)
881 .add(RegOp0)
882 .add(RegOp1)
883 .add(BaseRegOp)
981 .add(StMO)
1021 .add(StMO)
1029 .add(StMO)
1400 .add(getLdStRegOp(*Update))
1401 .add(getLdStRegOp(*I))
1402 .add(getLdStBaseOp(*I))
1409 .add(getLdStRegOp(*Update))
1410 .add(getLdStRegOp(*I, 0))
1411 .add(getLdStRegOp(*I, 1))
1412 .add(getLdStBaseOp(*I))
lib/Target/AMDGPU/AMDGPUInstructionSelector.cpp 314 .add(I.getOperand(1))
315 .add(I.getOperand(2));
334 .add(I.getOperand(1))
335 .add(I.getOperand(2))
358 .add(Lo1)
359 .add(Lo2);
361 .add(Hi1)
362 .add(Hi2);
368 .add(Lo1)
369 .add(Lo2)
373 .add(Hi1)
374 .add(Hi2)
420 .add(I.getOperand(2))
421 .add(I.getOperand(3));
622 .add(I.getOperand(0))
623 .add(I.getOperand(2))
624 .add(I.getOperand(3));
731 .add(I.getOperand(2))
732 .add(I.getOperand(3));
748 .add(I.getOperand(2))
749 .add(I.getOperand(3));
1074 .add(I.getOperand(1));
1113 .add(I.getOperand(2))
1114 .add(I.getOperand(3));
1129 .add(I.getOperand(3))
1131 .add(I.getOperand(2))
1132 .add(I.getOperand(1));
1774 [=](MachineInstrBuilder &MIB) { MIB.add(Root); }
1805 [=](MachineInstrBuilder &MIB) { MIB.add(Root); }
1840 [=](MachineInstrBuilder &MIB) { MIB.add(Root); },
2140 [=](MachineInstrBuilder &MIB) { MIB.add(Root); },
2157 [=](MachineInstrBuilder &MIB) { MIB.add(LHS); },
2172 [=](MachineInstrBuilder &MIB) { MIB.add(Root); },
lib/Target/AMDGPU/GCNDPPCombine.cpp 173 DPPInst.add(*Dst);
211 DPPInst.add(*Src0);
233 DPPInst.add(*Src1);
244 DPPInst.add(*Src2);
247 DPPInst.add(*TII->getNamedOperand(MovMI, AMDGPU::OpName::dpp_ctrl));
248 DPPInst.add(*TII->getNamedOperand(MovMI, AMDGPU::OpName::row_mask));
249 DPPInst.add(*TII->getNamedOperand(MovMI, AMDGPU::OpName::bank_mask));
lib/Target/AMDGPU/R600ISelLowering.cpp 314 NewMI.add(MI.getOperand(i));
380 .add(MI.getOperand(0))
381 .add(MI.getOperand(1))
387 .add(MI.getOperand(0))
388 .add(MI.getOperand(1))
389 .add(MI.getOperand(2))
395 .add(MI.getOperand(0));
402 .add(MI.getOperand(1))
407 .add(MI.getOperand(0))
416 .add(MI.getOperand(1))
421 .add(MI.getOperand(0))
449 .add(MI.getOperand(0))
450 .add(MI.getOperand(1))
451 .add(MI.getOperand(2))
452 .add(MI.getOperand(3))
453 .add(MI.getOperand(4))
454 .add(MI.getOperand(5))
455 .add(MI.getOperand(6))
lib/Target/AMDGPU/SIFixSGPRCopies.cpp 302 .add(MI.getOperand(I));
627 .add(MI.getOperand(1));
742 .add(Src1);
lib/Target/AMDGPU/SIFoldOperands.cpp 735 BuildMI(MBB, UseMI, DL, TII->get(AMDGPU::COPY), Tmp).add(*Def);
746 BuildMI(MBB, UseMI, DL, TII->get(AMDGPU::COPY), Vgpr).add(*Def);
lib/Target/AMDGPU/SIISelLowering.cpp 3356 .add(*Idx)
3363 .add(*Idx)
3378 .add(*Idx);
3381 .add(*Idx)
3511 .add(*SrcVec)
3512 .add(*Val)
3526 .add(*Val)
3538 .add(*Val)
3560 .add(*Val) // src0
3571 .add(*Val)
3632 .add(Src0Sub0)
3633 .add(Src1Sub0);
3635 .add(Src0Sub1)
3636 .add(Src1Sub1);
3648 .add(MI.getOperand(0));
3728 .add(MI.getOperand(0))
3791 .add(MI.getOperand(0));
3819 MIB.add(MI.getOperand(I));
3844 I.add(MI.getOperand(1))
3845 .add(MI.getOperand(2));
lib/Target/AMDGPU/SIInsertSkips.cpp 257 .add(MI.getOperand(1))
258 .add(MI.getOperand(0));
265 .add(MI.getOperand(1))
267 .add(MI.getOperand(0));
298 .add(Op);
lib/Target/AMDGPU/SIInstrInfo.cpp 640 .add(DefOp);
829 .add(Cond[0]);
872 .add(RegOp);
886 .add(RegOp);
1456 .add(MI.getOperand(2));
1469 .add(MI.getOperand(2));
1490 .add(MI.getOperand(2))
1518 .add(MI.getOperand(1)));
1522 MIB.add(MI.getOperand(2));
2061 .add(Cond[0])
2664 .add(*Dst)
2665 .add(*Src0)
2666 .add(*Src1)
2675 .add(*Dst)
2676 .add(*Src0)
2678 .add(*Src2);
2685 .add(*Dst)
2686 .add(*Src1)
2688 .add(*Src2);
2698 .add(*Dst)
2700 .add(*Src0)
2702 .add(*Src1)
2704 .add(*Src2)
3069 Inst32.add(MI.getOperand(0));
3076 Inst32.add(*getNamedOperand(MI, AMDGPU::OpName::src0));
3080 Inst32.add(*Src1);
3087 Inst32.add(*Src2);
3848 BuildMI(*MI.getParent(), I, DL, get(Opcode), Reg).add(MO);
4039 .add(Src0);
4046 .add(Src1);
4072 .add(Src1);
4143 .add(Src1);
4149 .add(Src2);
4290 BuildMI(InsertMBB, I, DL, get(AMDGPU::COPY), DstReg).add(Op);
4759 .add(*VData)
4762 .add(*SOffset)
4763 .add(*Offset);
4789 .add(*VData)
4790 .add(*VDataIn)
4793 .add(*SOffset)
4794 .add(*Offset)
5180 .add(Src0)
5181 .add(Src1);
5202 BuildMI(MBB, MII, DL, get(AMDGPU::S_NOT_B32), Temp).add(Src0);
5205 .add(Src1);
5207 BuildMI(MBB, MII, DL, get(AMDGPU::S_NOT_B32), Temp).add(Src1);
5209 .add(Src0)
5213 .add(Src0)
5214 .add(Src1);
5244 .add(Src0)
5245 .add(Src1);
5273 .add(Src1);
5276 .add(Src0)
5313 MachineInstr &LoHalf = *BuildMI(MBB, MII, DL, InstDesc, DestSub0).add(SrcReg0Sub0);
5319 MachineInstr &HiHalf = *BuildMI(MBB, MII, DL, InstDesc, DestSub1).add(SrcReg0Sub1);
5382 .add(SrcReg0Sub0)
5383 .add(SrcReg1Sub0)
5390 .add(SrcReg0Sub1)
5391 .add(SrcReg1Sub1)
5452 .add(SrcReg0Sub0)
5453 .add(SrcReg1Sub0);
5457 .add(SrcReg0Sub1)
5458 .add(SrcReg1Sub1);
5505 .add(*Op0);
5511 .add(*Op1);
5544 BuildMI(MBB, MII, DL, InstDesc, MidReg).add(SrcRegSub0).addImm(0);
5546 BuildMI(MBB, MII, DL, InstDesc, ResultReg).add(SrcRegSub1).addReg(MidReg);
5673 .add(Src0);
5676 .add(Src1)
5687 .add(Src0)
5688 .add(Src1);
5696 .add(Src0);
5700 .add(Src1)
6078 .add(Branch->getOperand(0))
6079 .add(Branch->getOperand(1));
6124 .add(Branch->getOperand(0));
lib/Target/AMDGPU/SILoadStoreOptimizer.cpp 939 .add(*Dest0) // Copy to same destination including flags and sub reg.
942 .add(*Dest1)
1021 .add(*Data0) // data0
1022 .add(*Data1) // data1
1055 MIB.add((*CI.I).getOperand(I));
1078 .add(*Dest0) // Copy to same destination including flags and sub reg.
1081 .add(*Dest1)
1112 .add(*TII->getNamedOperand(*CI.I, AMDGPU::OpName::sbase))
1128 .add(*Dest0) // Copy to same destination including flags and sub reg.
1131 .add(*Dest1)
1159 MIB.add(*TII->getNamedOperand(*CI.I, AMDGPU::OpName::vaddr));
1170 MIB.add(*TII->getNamedOperand(*CI.I, AMDGPU::OpName::srsrc))
1171 .add(*TII->getNamedOperand(*CI.I, AMDGPU::OpName::soffset))
1190 .add(*Dest0) // Copy to same destination including flags and sub reg.
1193 .add(*Dest1)
1314 .add(*Src0)
1316 .add(*Src1)
1325 MIB.add(*TII->getNamedOperand(*CI.I, AMDGPU::OpName::vaddr));
1337 MIB.add(*TII->getNamedOperand(*CI.I, AMDGPU::OpName::srsrc))
1338 .add(*TII->getNamedOperand(*CI.I, AMDGPU::OpName::soffset))
1400 .add(OffsetLo)
1409 .add(OffsetHi)
lib/Target/AMDGPU/SILowerControlFlow.cpp 228 .add(Cond);
250 .add(MI.getOperand(2));
296 .add(MI.getOperand(1)); // Saved EXEC
377 .add(MI.getOperand(1));
380 .add(MI.getOperand(2));
383 .add(MI.getOperand(1))
384 .add(MI.getOperand(2));
402 .add(MI.getOperand(0));
406 .add(MI.getOperand(1));
428 .add(MI.getOperand(0));
lib/Target/AMDGPU/SIPeepholeSDWA.cpp 925 NewMI.add(*TII->getNamedOperand(MI, AMDGPU::OpName::vdst));
926 NewMI.add(*TII->getNamedOperand(MI, AMDGPU::OpName::src0));
927 NewMI.add(*TII->getNamedOperand(MI, AMDGPU::OpName::src1));
931 NewInst.add(*TII->getNamedOperand(MISucc, AMDGPU::OpName::vdst));
932 NewInst.add(*TII->getNamedOperand(MISucc, AMDGPU::OpName::src0));
933 NewInst.add(*TII->getNamedOperand(MISucc, AMDGPU::OpName::src1));
1016 SDWAInst.add(*Dst);
1020 SDWAInst.add(*Dst);
1037 SDWAInst.add(*Src0);
1049 SDWAInst.add(*Src1);
1059 SDWAInst.add(*Src2);
1066 SDWAInst.add(*Clamp);
1075 SDWAInst.add(*OMod);
1085 SDWAInst.add(*DstSel);
1095 SDWAInst.add(*DstUnused);
1105 SDWAInst.add(*Src0Sel);
1115 SDWAInst.add(*Src1Sel);
1136 SDWAInst.add(Tied);
lib/Target/AMDGPU/SIRegisterInfo.cpp 596 .add(*Reg)
597 .add(*TII->getNamedOperand(*MI, AMDGPU::OpName::srsrc))
598 .add(*TII->getNamedOperand(*MI, AMDGPU::OpName::soffset))
610 NewMI.add(*VDataIn);
lib/Target/ARC/ARCBranchFinalize.cpp 121 .add(MI->getOperand(2))
135 .add(MI->getOperand(2));
lib/Target/ARC/ARCInstrInfo.cpp 390 MIB.add(Cond[i]);
lib/Target/ARM/ARMBaseInstrInfo.cpp 195 .add(condCodeOp());
206 .add(condCodeOp());
213 .add(condCodeOp());
226 .add(condCodeOp());
233 .add(condCodeOp());
459 .add(Cond[1]);
467 .add(Cond[1]);
841 .add(condCodeOp());
988 Mov = Mov.add(condCodeOp());
1527 .add(LDWb);
1537 .add(STWb);
1543 LDM.add(LDBase).add(predOps(ARMCC::AL));
1546 STM.add(STBase).add(predOps(ARMCC::AL));
2263 NewMI.add(DefMI->getOperand(i));
2270 NewMI.add(MI.getOperand(4));
2274 NewMI.add(condCodeOp());
2281 NewMI.add(FalseReg);
2368 .add(condCodeOp())
2392 .add(condCodeOp())
2515 MIB.add(RegList[i]);
3323 .add(condCodeOp());
lib/Target/ARM/ARMBaseRegisterInfo.cpp 652 MIB.add(predOps(ARMCC::AL)).add(condCodeOp());
lib/Target/ARM/ARMCallLowering.cpp 529 MIB.add(Info.Callee);
lib/Target/ARM/ARMConstantIslandPass.cpp 1526 .add(CPEMI->getOperand(1))
1751 .add(MI->getOperand(0))
1752 .add(MI->getOperand(1));
1920 MIB.add(Br.MI->getOperand(0));
lib/Target/ARM/ARMExpandPseudoInsts.cpp 100 UseMI.add(MO);
102 DefMI.add(MO);
512 MIB.add(MI.getOperand(OpIdx++));
515 MIB.add(MI.getOperand(OpIdx++));
516 MIB.add(MI.getOperand(OpIdx++));
540 MIB.add(AM6Offset);
558 MIB.add(MI.getOperand(OpIdx++));
559 MIB.add(MI.getOperand(OpIdx++));
566 MIB.add(MO);
594 MIB.add(MI.getOperand(OpIdx++));
597 MIB.add(MI.getOperand(OpIdx++));
598 MIB.add(MI.getOperand(OpIdx++));
621 MIB.add(AM6Offset);
639 MIB.add(MI.getOperand(OpIdx++));
640 MIB.add(MI.getOperand(OpIdx++));
699 MIB.add(MI.getOperand(OpIdx++));
702 MIB.add(MI.getOperand(OpIdx++));
703 MIB.add(MI.getOperand(OpIdx++));
706 MIB.add(MI.getOperand(OpIdx++));
729 MIB.add(MI.getOperand(OpIdx++));
730 MIB.add(MI.getOperand(OpIdx++));
734 MIB.add(MO);
756 MIB.add(MI.getOperand(OpIdx++));
759 MIB.add(VdSrc);
770 MIB.add(VmSrc);
773 MIB.add(MI.getOperand(OpIdx++));
774 MIB.add(MI.getOperand(OpIdx++));
859 LO16.addImm(Pred).addReg(PredReg).add(condCodeOp());
860 HI16.addImm(Pred).addReg(PredReg).add(condCodeOp());
862 LO16.add(makeImplicit(MI.getOperand(1)));
917 LO16.add(makeImplicit(MI.getOperand(1)));
1221 .add(MI.getOperand(2))
1223 .add(MI.getOperand(4))
1224 .add(makeImplicit(MI.getOperand(1)));
1234 .add(MI.getOperand(2))
1236 .add(MI.getOperand(4))
1237 .add(condCodeOp()) // 's' bit
1238 .add(makeImplicit(MI.getOperand(1)));
1246 .add(MI.getOperand(2))
1249 .add(MI.getOperand(5))
1250 .add(condCodeOp()) // 's' bit
1251 .add(makeImplicit(MI.getOperand(1)));
1259 .add(MI.getOperand(2))
1260 .add(MI.getOperand(3))
1263 .add(MI.getOperand(6))
1264 .add(condCodeOp()) // 's' bit
1265 .add(makeImplicit(MI.getOperand(1)));
1277 .add(MI.getOperand(4))
1278 .add(makeImplicit(MI.getOperand(1)));
1289 .add(MI.getOperand(4))
1290 .add(condCodeOp()) // 's' bit
1291 .add(makeImplicit(MI.getOperand(1)));
1303 .add(MI.getOperand(4))
1304 .add(condCodeOp()) // 's' bit
1305 .add(makeImplicit(MI.getOperand(1)));
1324 .add(MI.getOperand(2))
1327 .add(MI.getOperand(5))
1328 .add(condCodeOp()) // 's' bit
1329 .add(makeImplicit(MI.getOperand(1)));
1373 .add(condCodeOp());
1386 .add(MI.getOperand(1))
1399 .add(MI.getOperand(1))
1402 .add(condCodeOp());
1454 .add(MI.getOperand(1))
1461 .add(MI.getOperand(2));
1578 .add(MI.getOperand(0))
1579 .add(MI.getOperand(1))
1580 .add(MI.getOperand(2))
1597 MIB.add(MI.getOperand(OpIdx++));
1600 MIB.add(MI.getOperand(OpIdx++));
1601 MIB.add(MI.getOperand(OpIdx++));
1629 MIB.add(Dst);
1632 MIB.add(MI.getOperand(OpIdx++));
1633 MIB.add(MI.getOperand(OpIdx++));
1950 for (unsigned i = 1; i < MI.getNumOperands(); ++i) MIB.add(MI.getOperand(i));
lib/Target/ARM/ARMFastISel.cpp 297 MIB.add(CPSR ? t1CondCodeOp() : condCodeOp());
2730 MIB.add(condCodeOp());
lib/Target/ARM/ARMFrameLowering.cpp 312 .add(condCodeOp());
322 .add(condCodeOp());
327 .add(condCodeOp());
561 .add(condCodeOp());
756 .add(condCodeOp());
845 .add(condCodeOp());
1213 .add(condCodeOp());
1232 MIB.add(condCodeOp());
1366 .add(condCodeOp());
2389 .add(condCodeOp());
2395 .add(condCodeOp())
2404 .add(condCodeOp());
2470 .add(condCodeOp())
2477 .add(condCodeOp());
2483 .add(condCodeOp())
2490 .add(condCodeOp());
lib/Target/ARM/ARMISelLowering.cpp 9389 .add(condCodeOp());
9621 .add(condCodeOp());
9774 .add(condCodeOp());
9945 .add(t1CondCodeOp())
9987 .add(t1CondCodeOp())
10207 .add(t1CondCodeOp())
10218 .add(condCodeOp());
10323 .add(condCodeOp());
10413 .add(Def) // Rn_wb
10414 .add(MI.getOperand(2)) // Rn
10415 .add(MI.getOperand(3)) // PredImm
10416 .add(MI.getOperand(4)) // PredReg
10417 .add(MI.getOperand(0)) // Rt
10449 .add(MI.getOperand(0)) // Rn_wb
10450 .add(MI.getOperand(1)) // Rt
10451 .add(MI.getOperand(2)) // Rn
10453 .add(MI.getOperand(5)) // pred
10454 .add(MI.getOperand(6))
10471 MIB.add(MI.getOperand(i));
10662 .add(condCodeOp());
lib/Target/ARM/ARMInstructionSelector.cpp 497 .add(condCodeOp());
739 .add(condCodeOp());
808 MIB.add(predOps(ARMCC::AL)).add(condCodeOp());
873 MIB.addImm(1).add(predOps(ARMCC::AL)).add(condCodeOp());
889 .add(condCodeOp());
983 MIB.add(predOps(ARMCC::AL)).add(condCodeOp());
1066 MIB.add(predOps(ARMCC::AL)).add(condCodeOp());
1072 MIB.addImm(0).add(predOps(ARMCC::AL)).add(condCodeOp());
1110 .add(condCodeOp());
1151 .add(I.getOperand(1))
lib/Target/ARM/ARMLoadStoreOptimizer.cpp 551 .add(t1CondCodeOp(true))
572 .add(t1CondCodeOp(true))
755 .add(t1CondCodeOp(true))
764 .add(condCodeOp());
1324 MIB.add(MI->getOperand(OpNum));
1543 MIB.add(Reg0Op).add(Reg1Op).addReg(BaseOp.getReg(), RegState::Define);
1543 MIB.add(Reg0Op).add(Reg1Op).addReg(BaseOp.getReg(), RegState::Define);
1546 MIB.addReg(BaseOp.getReg(), RegState::Define).add(Reg0Op).add(Reg1Op);
1546 MIB.addReg(BaseOp.getReg(), RegState::Define).add(Reg0Op).add(Reg1Op);
1556 MIB.add(MO);
lib/Target/ARM/ARMLowOverheadLoops.cpp 364 MIB.add(MI->getOperand(0));
374 MIB.add(MI->getOperand(1)); // branch target
398 MIB.add(MI->getOperand(1));
399 MIB.add(MI->getOperand(2));
435 MIB.add(MI->getOperand(1)); // branch target
455 MIB.add(Start->getOperand(0));
457 MIB.add(Start->getOperand(1));
473 MIB.add(End->getOperand(0));
474 MIB.add(End->getOperand(1));
lib/Target/ARM/MVEVPTBlockPass.cpp 238 MIBuilder.add(VCMP->getOperand(1));
239 MIBuilder.add(VCMP->getOperand(2));
240 MIBuilder.add(VCMP->getOperand(3));
lib/Target/ARM/Thumb1FrameLowering.cpp 643 MIB.add(MO);
759 MIB.add(MO);
lib/Target/ARM/Thumb2InstrInfo.cpp 274 .add(condCodeOp())
286 .add(condCodeOp())
359 MIB.add(condCodeOp());
lib/Target/ARM/Thumb2SizeReduction.cpp 590 MIB.add(MI->getOperand(0));
591 MIB.add(MI->getOperand(1));
605 MIB.add(MI->getOperand(OpNum));
653 .add(MI->getOperand(0))
654 .add(MI->getOperand(1))
824 MIB.add(MI->getOperand(0));
826 MIB.add(HasCC ? t1CondCodeOp(CCDead) : condCodeOp());
835 MIB.add(MI->getOperand(i));
921 MIB.add(MI->getOperand(0));
927 MIB.add(HasCC ? t1CondCodeOp(CCDead) : condCodeOp());
928 MIB.add(MI->getOperand(0));
930 MIB.add(MI->getOperand(0));
932 MIB.add(HasCC ? t1CondCodeOp(CCDead) : condCodeOp());
956 MIB.add(MO);
lib/Target/ARM/ThumbRegisterInfo.cpp 150 .add(t1CondCodeOp())
155 .add(t1CondCodeOp())
159 .add(t1CondCodeOp())
174 MIB = MIB.add(t1CondCodeOp());
314 MIB = MIB.add(t1CondCodeOp());
331 MIB = MIB.add(t1CondCodeOp());
lib/Target/AVR/AVRExpandPseudoInsts.cpp 514 MIBLO.add(MachineOperand::CreateBA(BA, TF | AVRII::MO_LO));
515 MIBHI.add(MachineOperand::CreateBA(BA, TF | AVRII::MO_HI));
830 *buildMI(MBB, MBBI, Opcode).add(Op1).add(Op2).getInstr();
830 *buildMI(MBB, MBBI, Opcode).add(Op1).add(Op2).getInstr();
853 buildMI(MBB, MBBI, LoadOpcode).add(Op1).add(Op2);
853 buildMI(MBB, MBBI, LoadOpcode).add(Op1).add(Op2);
856 buildMI(MBB, MBBI, ArithOpcode).add(Op1).add(Op1).add(Op2);
856 buildMI(MBB, MBBI, ArithOpcode).add(Op1).add(Op1).add(Op2);
856 buildMI(MBB, MBBI, ArithOpcode).add(Op1).add(Op1).add(Op2);
859 buildMI(MBB, MBBI, StoreOpcode).add(Op2).add(Op1);
859 buildMI(MBB, MBBI, StoreOpcode).add(Op2).add(Op1);
lib/Target/Hexagon/HexagonBitSimplify.cpp 3090 MIB.add(Op);
lib/Target/Hexagon/HexagonConstExtenders.cpp 1543 .add(MachineOperand(Ex.Rs))
1544 .add(ExtOp);
1550 .add(ExtOp);
1555 .add(ExtOp)
1556 .add(MachineOperand(Ex.Rs));
1560 .add(MachineOperand(Ex.Rs))
1561 .add(ExtOp);
1568 .add(ExtOp)
1569 .add(MachineOperand(Ex.Rs))
1598 .add(MI.getOperand(0))
1599 .add(MI.getOperand(1))
1601 .add(MachineOperand(ExtR))
1605 .add(MI.getOperand(0))
1606 .add(MachineOperand(ExtR))
1608 .add(MI.getOperand(2))
1619 .add(MI.getOperand(0))
1620 .add(MachineOperand(ExtR))
1621 .add(MI.getOperand(1));
1632 MIB.add(MI.getOperand(i));
1634 MIB.add(MachineOperand(ExtR));
1676 MIB.add(getLoadResultOp(MI));
1679 MIB.add(getPredicateOp(MI));
1681 MIB.add(MachineOperand(ExtR)); // RegOff
1682 MIB.add(MI.getOperand(BaseP)); // RegBase
1686 MIB.add(getStoredValueOp(MI));
1732 .add(MI.getOperand(0))
1733 .add(MachineOperand(ExtR))
1765 .add(MI.getOperand(0))
1766 .add(MachineOperand(ExtR));
1789 .add(MI.getOperand(0))
1790 .add(MI.getOperand(1))
1791 .add(MachineOperand(ExtR));
1803 MIB.add(getLoadResultOp(MI));
1806 MIB.add(getPredicateOp(MI));
1808 MIB.add(MachineOperand(ExtR));
1812 MIB.add(getStoredValueOp(MI));
lib/Target/Hexagon/HexagonEarlyIfConv.cpp 725 MIB.add(*MOI);
730 MIB.add(MO);
lib/Target/Hexagon/HexagonExpandCondsets.cpp 653 .add(SrcOp);
890 MB.add(MO);
lib/Target/Hexagon/HexagonFixupHwLoops.cpp 194 MIB.add(MII->getOperand(i));
lib/Target/Hexagon/HexagonFrameLowering.cpp 1580 BuildMI(B, It, DL, HII.get(TargetOpcode::COPY), TmpR).add(MI->getOperand(1));
2276 .add(SrcOp);
lib/Target/Hexagon/HexagonGenMux.cpp 339 .add(*MX.SrcT)
340 .add(*MX.SrcF);
lib/Target/Hexagon/HexagonInstrInfo.cpp 1033 .add(MI.getOperand((HasImm ? 5 : 4)));
1034 auto MIB = BuildMI(MBB, MI, DL, get(Opc)).add(MI.getOperand(0))
1035 .add(MI.getOperand(1)).add(MI.getOperand(2)).add(MI.getOperand(3));
1035 .add(MI.getOperand(1)).add(MI.getOperand(2)).add(MI.getOperand(3));
1035 .add(MI.getOperand(1)).add(MI.getOperand(2)).add(MI.getOperand(3));
1037 MIB.add(MI.getOperand(4));
1099 .add(MI.getOperand(0))
1105 .add(MI.getOperand(0))
1122 .add(MI.getOperand(1))
1127 .add(MI.getOperand(1))
1267 .add(Op0)
1269 .add(Op2);
1276 .add(Op0)
1278 .add(Op3);
1303 .add(Op0)
1315 .add(Op0)
1443 .add(MI.getOperand(1))
1444 .add(MI.getOperand(2))
1445 .add(MI.getOperand(3));
1447 .add(MI.getOperand(0))
1455 .add(MI.getOperand(1))
1456 .add(MI.getOperand(2))
1457 .add(MI.getOperand(3));
1459 .add(MI.getOperand(0))
1467 .add(MI.getOperand(1))
1468 .add(MI.getOperand(2))
1469 .add(MI.getOperand(3));
1471 .add(MI.getOperand(0))
1479 .add(MI.getOperand(1))
1480 .add(MI.getOperand(2))
1481 .add(MI.getOperand(3))
1482 .add(MI.getOperand(4));
1484 .add(MI.getOperand(0))
1492 .add(MI.getOperand(1))
1493 .add(MI.getOperand(2))
1494 .add(MI.getOperand(3))
1495 .add(MI.getOperand(4));
1497 .add(MI.getOperand(0))
1505 .add(MI.getOperand(1))
1506 .add(MI.getOperand(2))
1507 .add(MI.getOperand(3))
1508 .add(MI.getOperand(4));
1510 .add(MI.getOperand(0))
1585 T.add(Op);
1595 T.add(MI.getOperand(NOp++));
lib/Target/Hexagon/HexagonOptAddrMode.cpp 498 MIB.add(OldMI->getOperand(0));
499 MIB.add(OldMI->getOperand(2));
500 MIB.add(OldMI->getOperand(3));
501 MIB.add(ImmOp);
509 .add(OldMI->getOperand(0));
526 MIB.add(OldMI->getOperand(0));
527 MIB.add(OldMI->getOperand(1));
528 MIB.add(ImmOp);
538 MIB.add(OldMI->getOperand(i));
558 MIB.add(OldMI->getOperand(1));
559 MIB.add(OldMI->getOperand(2));
560 MIB.add(ImmOp);
561 MIB.add(OldMI->getOperand(3));
570 MIB.add(OldMI->getOperand(2));
580 MIB.add(OldMI->getOperand(0));
581 MIB.add(ImmOp);
589 MIB.add(OldMI->getOperand(i));
640 MIB.add(UseMI->getOperand(0));
641 MIB.add(AddAslMI->getOperand(2));
642 MIB.add(AddAslMI->getOperand(3));
648 MIB.add(AddAslMI->getOperand(2));
649 MIB.add(AddAslMI->getOperand(3));
653 MIB.add(UseMI->getOperand(2));
659 MIB.add(UseMI->getOperand(i));
lib/Target/Hexagon/HexagonPeephole.cpp 283 .add(MI.getOperand(S2))
284 .add(MI.getOperand(S1));
lib/Target/Hexagon/HexagonSplitDouble.cpp 742 .add(Op1);
750 .add(Op2);
lib/Target/Hexagon/HexagonVExtract.cpp 91 .add(ExtI->getOperand(2))
lib/Target/Lanai/LanaiInstrInfo.cpp 520 NewMI.add(DefMI->getOperand(i));
533 NewMI.add(FalseReg);
lib/Target/MSP430/MSP430BranchSelector.cpp 198 .add(Cond[0]);
lib/Target/Mips/MicroMipsSizeReduction.cpp 714 MIB.add(MI->getOperand(2));
717 MIB.add(MI->getOperand(0));
718 MIB.add(MI->getOperand(2));
723 MIB.add(MI->getOperand(0));
724 MIB.add(MI->getOperand(1));
725 MIB.add(MI->getOperand(2));
727 MIB.add(MI->getOperand(0));
728 MIB.add(MI->getOperand(2));
729 MIB.add(MI->getOperand(1));
737 MIB.add(MI->getOperand(0));
738 MIB.add(MI2->getOperand(0));
739 MIB.add(MI->getOperand(1));
741 MIB.add(MI2->getOperand(1));
743 MIB.add(MI->getOperand(2));
745 MIB.add(MI2->getOperand(0));
746 MIB.add(MI->getOperand(0));
747 MIB.add(MI2->getOperand(1));
749 MIB.add(MI->getOperand(1));
751 MIB.add(MI2->getOperand(2));
lib/Target/Mips/MipsCallLowering.cpp 581 MIB.add(Info.Callee);
lib/Target/Mips/MipsInstrInfo.cpp 115 MIB.add(Cond[i]);
651 MIB.add(I->getOperand(J));
671 MIB.add(I->getOperand(J));
lib/Target/Mips/MipsInstructionSelector.cpp 246 .add(I.getOperand(0))
247 .add(I.getOperand(1))
248 .add(I.getOperand(2));
271 .add(I.getOperand(1))
272 .add(I.getOperand(2));
287 .add(I.getOperand(0))
288 .add(I.getOperand(1))
289 .add(I.getOperand(2));
299 .add(I.getOperand(0))
300 .add(I.getOperand(1))
306 .add(I.getOperand(0))
308 .add(I.getOperand(1));
367 .add(I.getOperand(0));
414 .add(I.getOperand(0))
415 .add(BaseAddr)
432 .add(I.getOperand(1))
433 .add(I.getOperand(2));
450 .add(I.getOperand(0))
451 .add(I.getOperand(2))
452 .add(I.getOperand(1))
453 .add(I.getOperand(3));
458 .add(I.getOperand(0));
518 .add(I.getOperand(0))
519 .add(I.getOperand(1));
lib/Target/Mips/MipsLegalizerInfo.cpp 304 .add(MI.getOperand(0))
305 .add(MI.getOperand(2))
306 .add(MI.getOperand(3))
319 .add(MI.getOperand(0))
320 .add(MI.getOperand(2))
321 .add(MI.getOperand(3));
331 .add(MI.getOperand(0))
332 .add(MI.getOperand(2));
lib/Target/Mips/MipsSEISelLowering.cpp 3585 MIB.add(MI.getOperand(i));
lib/Target/Mips/MipsSEInstrInfo.cpp 691 MIB.add(MO);
lib/Target/NVPTX/NVPTXPeephole.cpp 115 .add(Prev.getOperand(2));
lib/Target/PowerPC/PPCExpandISEL.cpp 235 .add(Dest)
236 .add(TrueValue)
237 .add(FalseValue);
312 .add(Dest)
313 .add(TrueValue)
314 .add(FalseValue);
422 .add(BIL.back()->getOperand(3))
460 .add(Dest)
461 .add(TrueValue)
462 .add(MachineOperand::CreateImm(0));
485 .add(Dest)
486 .add(FalseValue)
487 .add(MachineOperand::CreateImm(0));
lib/Target/PowerPC/PPCISelLowering.cpp11602 .add(SrcOp)
lib/Target/PowerPC/PPCInstrInfo.cpp 725 BuildMI(&MBB, DL, get(PPC::BC)).add(Cond[1]).addMBB(TBB);
727 BuildMI(&MBB, DL, get(PPC::BCn)).add(Cond[1]).addMBB(TBB);
731 .add(Cond[1])
742 BuildMI(&MBB, DL, get(PPC::BC)).add(Cond[1]).addMBB(TBB);
744 BuildMI(&MBB, DL, get(PPC::BCn)).add(Cond[1]).addMBB(TBB);
748 .add(Cond[1])
1447 MachineInstrBuilder(*MI.getParent()->getParent(), MI).add(Pred[1]);
1450 MachineInstrBuilder(*MI.getParent()->getParent(), MI).add(Pred[1]);
1455 .add(Pred[1]);
1470 .add(Pred[1])
1478 .add(Pred[1])
1487 .add(Pred[1])
1503 MachineInstrBuilder(*MI.getParent()->getParent(), MI).add(Pred[1]);
1508 MachineInstrBuilder(*MI.getParent()->getParent(), MI).add(Pred[1]);
1516 .add(Pred[1]);
lib/Target/PowerPC/PPCMIPeephole.cpp 374 .add(MI.getOperand(1));
395 .add(MI.getOperand(1));
420 .add(DefMI->getOperand(1));
476 .add(MI.getOperand(OpNo));
797 .add(Op1);
1444 .add(SrcMI->getOperand(1))
1445 .add(MOpSHMI);
lib/Target/PowerPC/PPCVSXCopy.cpp 110 .add(SrcMO)
130 .add(SrcMO);
lib/Target/PowerPC/PPCVSXSwapRemoval.cpp 953 .add(MI->getOperand(1));
lib/Target/RISCV/RISCVInstrInfo.cpp 357 *BuildMI(&MBB, DL, get(Opc)).add(Cond[1]).add(Cond[2]).addMBB(TBB);
357 *BuildMI(&MBB, DL, get(Opc)).add(Cond[1]).add(Cond[2]).addMBB(TBB);
lib/Target/SystemZ/SystemZElimCompare.cpp 236 MIB.add(MI.getOperand(0)).add(MI.getOperand(1)).add(Target);
236 MIB.add(MI.getOperand(0)).add(MI.getOperand(1)).add(Target);
236 MIB.add(MI.getOperand(0)).add(MI.getOperand(1)).add(Target);
279 .add(MI.getOperand(0))
280 .add(MI.getOperand(1))
281 .add(MI.getOperand(2))
282 .add(MI.getOperand(3));
301 MIB.add(MO);
565 MIB.add(Compare.getOperand(I));
566 MIB.add(CCMask);
572 MIB.add(Target).addReg(SystemZ::CC,
lib/Target/SystemZ/SystemZISelLowering.cpp 6513 .add(Base)
6749 .add(Base)
6789 .add(Base)
6856 BuildMI(MBB, DL, TII->get(LOpcode), OrigVal).add(Base).addImm(Disp).addReg(0);
6877 BuildMI(MBB, DL, TII->get(BinOpcode), Tmp).addReg(RotatedOldVal).add(Src2);
6894 .add(Src2);
6907 .add(Base)
6976 BuildMI(MBB, DL, TII->get(LOpcode), OrigVal).add(Base).addImm(Disp).addReg(0);
7025 .add(Base)
7087 .add(Base)
7145 .add(Base)
7353 .add(DestBase)
7362 .add(SrcBase)
7369 .add(DestBase)
7372 .add(SrcBase)
lib/Target/SystemZ/SystemZInstrInfo.cpp 206 MIB.add(MI.getOperand(I));
748 .add(FirstOp)
975 .add(Dest)
1095 .add(MI.getOperand(1))
1106 .add(MI.getOperand(0))
1136 .add(MI.getOperand(1))
1144 .add(MI.getOperand(1))
1193 MIB.add(MI.getOperand(0));
1195 MIB.add(MI.getOperand(2));
1198 MIB.add(MI.getOperand(I));
lib/Target/SystemZ/SystemZLongBranch.cpp 359 .add(MI->getOperand(0))
360 .add(MI->getOperand(1))
365 .add(MI->getOperand(2));
378 .add(MI->getOperand(0))
379 .add(MI->getOperand(1));
382 .add(MI->getOperand(2))
383 .add(MI->getOperand(3));
lib/Target/SystemZ/SystemZShortenInst.cpp 170 .add(Dest)
171 .add(Mode)
172 .add(Src)
173 .add(Suppress);
lib/Target/WebAssembly/WebAssemblyInstrInfo.cpp 205 .add(Cond[1]);
207 BuildMI(&MBB, DL, get(WebAssembly::BR_IF)).addMBB(TBB).add(Cond[1]);
210 BuildMI(&MBB, DL, get(WebAssembly::BR_UNLESS)).addMBB(TBB).add(Cond[1]);
lib/Target/WebAssembly/WebAssemblyLowerBrUnless.cpp 203 .add(MI->getOperand(0))
lib/Target/X86/X86AvoidStoreForwardingBlocks.cpp 399 .add(LoadBase)
419 .add(StoreBase)
lib/Target/X86/X86CallFrameOptimization.cpp 533 Push = BuildMI(MBB, Context.Call, DL, TII->get(PushOpcode)).add(PushOp);
547 .add(PushOp)
lib/Target/X86/X86CallLowering.cpp 404 .add(Info.Callee)
lib/Target/X86/X86DomainReassignment.cpp 159 Bld.add(Op);
190 Bld.add(MI->getOperand(Idx));
193 .add(MI->getOperand(0))
lib/Target/X86/X86ExpandPseudo.cpp 100 .add(Selector)
129 .add(JTInst->getOperand(3 + 2 * Target));
171 .add(JTInst->getOperand(3 + 2 * P.second));
264 MIB.add(MBBI->getOperand(i));
269 .add(JumpTarget);
273 .add(JumpTarget);
330 MIB.add(MBBI->getOperand(I));
lib/Target/X86/X86FixupBWInsts.cpp 292 MIB.add(MI->getOperand(i));
330 MIB.add(Op);
355 MIB.add(MI->getOperand(i));
lib/Target/X86/X86FixupLEAs.cpp 138 .add(Dest)
139 .add(Src)
510 BuildMI(MBB, I, MI.getDebugLoc(), ADDrr, DstR).addReg(DstR).add(Src);
519 .add(SrcR)
599 .add(Dest)
600 .add(IsInefficientBase ? Index : Base)
601 .add(Scale)
602 .add(IsInefficientBase ? Base : Index)
604 .add(Segment);
624 .add(Offset);
651 .add(Index);
659 .add(Dest)
661 .add(Scale)
662 .add(Index)
663 .add(Offset)
664 .add(Segment);
670 .add(Base);
lib/Target/X86/X86FlagsCopyLowering.cpp 1039 MIB.add(SetCCI.getOperand(i));
lib/Target/X86/X86ISelLowering.cpp29382 .add(Base)
29383 .add(Scale)
29384 .add(Index)
29386 .add(Segment)
29407 .add(Base)
29408 .add(Scale)
29409 .add(Index)
29411 .add(Segment)
29434 .add(Base)
29435 .add(Scale)
29436 .add(Index)
29438 .add(Segment)
29454 .add(Base)
29455 .add(Scale)
29456 .add(Index)
29458 .add(Segment)
29490 .add(Base)
29491 .add(Scale)
29492 .add(Index)
29494 .add(Segment)
30458 MIB.add(MI.getOperand(MemOpndSlot + i));
30566 MIB.add(MI.getOperand(MemOpndSlot + i));
30723 MIB.add(MO);
30847 MIB.add(MO);
30861 MIB.add(MO);
30871 MIB.add(MI.getOperand(i)); // We can preserve the kill flags here, it's
lib/Target/X86/X86InstrBuilder.h 149 return MIB.addImm(1).addReg(0).add(Offset).addReg(0);
lib/Target/X86/X86InstrInfo.cpp 660 .add(Orig.getOperand(0))
747 .add(Src);
934 .add(Dest)
937 .add(Src)
959 .add(Dest)
966 MIB.add(ImplicitOp);
995 .add(Dest)
998 MIB.add(ImplicitOp);
1017 .add(Dest)
1020 MIB.add(ImplicitOp);
1059 MachineInstrBuilder MIB = BuildMI(MF, MI.getDebugLoc(), get(Opc)).add(Dest);
1061 MIB.add(ImplicitOp);
1063 MIB.add(ImplicitOp2);
1083 BuildMI(MF, MI.getDebugLoc(), get(X86::LEA64r)).add(Dest).add(Src),
1083 BuildMI(MF, MI.getDebugLoc(), get(X86::LEA64r)).add(Dest).add(Src),
1101 .add(Dest)
1104 MIB.add(ImplicitOp);
1142 .add(Dest)
1145 MIB.add(ImplicitOp);
1162 get(X86::LEA64r)).add(Dest).add(Src);
1162 get(X86::LEA64r)).add(Dest).add(Src);
1243 .add(Dest)
1244 .add(MI.getOperand(2))
1245 .add(Src)
1246 .add(MI.getOperand(3))
1247 .add(MI.getOperand(4))
1248 .add(MI.getOperand(5))
1249 .add(MI.getOperand(6))
1250 .add(MI.getOperand(7));
1308 .add(Dest)
1309 .add(MI.getOperand(2))
1310 .add(Src)
1311 .add(MI.getOperand(3));
4615 MIB.add(MOs[i]);
4626 MIB.add(MO);
4674 MIB.add(MO);
4678 MIB.add(MO);
4705 MIB.add(MO);
5512 MIB.add(AddrOps[i]);
5533 MIB.add(BeforeOp);
5537 MIB.add(AfterOp);
5587 MIB.add(AddrOps[i]);